SD数据和时钟信号过冲问题解决

问题 一:项目案例一发现SD读写数据不稳定,插拔有时候未能识别。
调查:

1、测试插入SD卡或者读写数据时候,发现时钟信号有下冲现象,其他数据正常;

2、解决时钟下冲问题;

3、去掉CLK脚滤波电容,串联150欧姆电阻即OK。

常识拓展一:
美国一家著名的电子系统制造商的工程师们最近十分困惑: 一个6来一直能稳定可靠工作的成熟产品最近却不能正常运行了。设计上未做任何修改, 唯一不同的是所采购的电子元器件均采用了新的器件工艺技术,使得现在的每一个芯片都成为高速器件, 正是这些高速器件应用中的信号完整性问题导致了其产品的失效。信号完整性问题的真正起因是不断缩减的信号上升和下降的时间,使得PCB板上的每一条布线由理想的导线转变成为复杂的传输线。如今传输线效应已经成为制约高速信号数字系统能否正常工作最关键的因素。高速 PCB互联信号线构成了传输线, PCB信号线如果有阻抗不匹配的地方就会出现信号的反射。在典型的数字系统中, 驱动器的输出阻抗 Zs通常小于 PCB信号线的特征阻抗Z0。而PCB信号线互联信号线的Z0也总是小于接收器的输入阻抗ZL.这种阻抗的不匹配就会导致设计系统中信号反射的出现, 并可能引起错误的触发从而导致最终数据的错误.

一、信号的反射

1.1 信号的反射
高速PCB板中PCB互联信号线构成传输线,信号在负载端反射的大小取决于传输线的Z0和负载ZL之间的差。信号被反射的大小用反射系数Kr来表示负载端的反射系数

** Kr=(ZL-Z0)/ (ZL+Z0)**

对于开路负载,Kr=1对于短路负载,Kr=-1,对于开路和短路负载,信号被100%反射回来了Kr为负值表明被反信号与原信号方向相反。
同样,信号在源端反射的大小用源端的反射系数

** Ks=(Zs-Z0)/ (Zs+Z0)
**

改变并联终端匹配电阻的位置的确会给信号质量带来很大的影响,原因是如果匹配电阻距离接收器很远, 将有一段可被视为传输线的 PCB 连线得不到应有的阻抗匹配,从而导致信号在接收端产生反射现象, 反射到驱动端的信号将再次反射回接收端,这样就会大大降低了接收端信号的质量。因此并联匹配电阻应该离接收端较近。将终端匹配电阻放置在传输线之后几乎不会影响其匹配效果。在实际的PCB 设计中,完全可以采取这种做法以尽可能的使匹配电阻的位置接近理想的状态,这是一种很好的选择。 串联终端匹配电阻主要用于吸取从接收端反射回来的信号,由于 接收端输入阻抗很大,可以视为开路, 所以信号到达接收端时将产生全反射,反射回的信号能量大部分将被驱动端的匹配电阻和驱动器吸取,因而从驱动端二次反射回来的能量很少,故串联终端匹配电阻适当的远离接收端放置,不会严重的影响接收端的信号质量。

常识拓展二:
http://wenku.baidu.com/view/630e076a25c52cc58bd6be72.html

问题 二:项目案例二发现SD读写数据不稳定。
调查:

1、测试插入SD卡或者读写数据时候,发现时钟信号正常,数据信号存在过冲下冲现象;

(如下截图1、串联电阻为30欧姆)

2、解决数据过冲问题;

3、串联150欧姆电阻即OK.

(如下截图1、串联电阻为120欧姆)

图1、匹配电阻为30欧姆

图2、串联匹配电阻150Ω
总结:
1、如果传输线特性阻抗与负载阻抗不匹配(阻抗不相等)时,在负载端就会产生反射,换句话说阻抗匹配就是传输线特性阻抗与负载阻抗相等;
参考公式:Kr=(ZL-Z0)/ (ZL+Z0); ****Ks=(Zs-Z0)/ (Zs+Z0)
2、传输线的特性阻抗是由传输线的材料和结构决定的,与传输线的长度,信号的幅度、频率无关,它不能通过欧姆表来测量;
3、关于SD源端和终端的理解:


4、别人总结的:

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编辑:老杨(武汉)
由于普通的传输线阻抗Z0通常在 50Ω左右,而负载阻抗通常在几千欧姆到几十千欧姆。因此,在负载端实现阻抗匹配比较困难。然而,由于信号源端(输出)阻抗通常比较小,大致为十几欧姆。因此在源端实现阻抗匹配要容易的多。如果在负载端并接电阻,电阻会吸取部分信号对传输不利(我的理解).
当选择TTL/CMOS标准 24mA驱动电流时,其输出阻抗大致为13Ω。若传输线阻抗Z0=50Ω,那么应该加一个33Ω的源端匹配电阻。13Ω+33Ω=46Ω (近似于50Ω,弱的欠阻尼有助于信号的setup时间)
当选择其他传输标准和驱动电流时,匹配阻抗会有差异。在高速的逻辑和电路设计时,对一些关键的信号,如时钟、控制信号等,大家建议一定要加源端匹配电阻。
这样接了信号还会从负载端反射回来,因为源端阻抗匹配,反射回来的信号不会再反射回去。

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http://bbs.21ic.com/blog-699445-119532.html

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